在所有信令协议（PCIe、DDR、GDDR、以太网、USB、SAS、InfiniBand、CEI、OIF、5G）中，PCB互连的数据速率都在增加。大多数高速信令标准具有6Gbps（GT/s）以上的单通道数据速率，有些高达112Gbps，信号频谱为微波甚至毫米波带宽。在这些数据速率下，一致性互连的设计不能简单地依赖几何规则或经验法则。反射、耗散和串扰造成的信号失真可能导致互连性能下降甚至出现失效。为了避免这种情况，需要进行信号完整性、一致性分析和可能的互连优化。

Simberian的软件可提供PCB和封装互连的3D电磁分析。它可用于布局前设计（叠层探索、通孔设计）和布局后互连符合性分析和优化。Simbeor通过使用高阶算法进行三维全波分析、基准测试和实验验证，可确保模型的精确性。Simbeor和“要么下沉，要么游泳”的互连设计过程消除了所有不确定性，确保了首次设计即可通过的成功。更重要的是，它可以让用户以相对较低的成本轻松解决电磁信号完整性问题。用户既不需要是信号完整性方面的专家，也不需要拥有电磁学博士学位，就可以使用Simbeor软件。

Simbeor软件2007年推出第一版，这是第一个专门为PCB设计师和信号完整性工程师设计的电磁工具。从那时起，Simbeor不断发展，实现了互连分析和验证方面的一系列创新。过去3年，随着大部分工作在“自我隔离”中完成，公司团队将该工具提升到了新的高度。

其软件开发工具包用于设计探索、机器学习以及集成其他工具中。布局后的几何形状处理、可视化和模型构建得到数量级加速。通过域分解技术，电磁分析也加速了几个数量级。我们有足够的时间——几乎没有分心——也有足够的专业知识来重新思考及设计布局后过程，使其不仅适合SI工程师，也适合任何PCB设计师。

研发结果是一款名为SI Compliance Analyzer的工具，可用于快速、一致的布局后信号完整性验证，包括基于仿用于互连验证和符合性分析任务，具有统一且易于使用的界面和操作模式：

• 电气规则检查（ERC）使用二维准静态Simbeor场解算器（Simbeor Field Solver ，简称SFS），对走线和元器件焊盘以及通孔的快速EM模型进行检查，以发现参考完整性和局部化返回路径违规、阻抗连续性违规以及可能的串扰噪声。该模式可用于在几分之一秒或数千个链接中自动进行交互式分析。为此，可淘汰所有基于几何图形的规则检查器。

• 快速SI将SFS用于走线和焊盘，将通孔的快速EM模型和精密分解用于相对较慢信号（100 ps上升时间）的串扰噪声、损耗、延迟和偏斜的基本信号完整性分析，或高速链路的初步分析。可以在几秒钟内对链路进行交互式分析并实时自动化数百个链路。

• 3D SI对走线使用2D准静态场解算器或3D EM解算器，对通孔、元器件焊盘和其他不连续性使用3D EM解算器，并对PCB/封装互连的高阶信号完整性分析进行精密分解（数据速率不受限制，精度取决于几何结构、材料和链路局部化返回路径）。它可以在几分钟内对链路进行交互式分析，或实时自动化数百个链路。

 

所有这些模式都是为了验证互连是否与特定的信令标准一致，并在违反一致性指标时快速找到故障原因。该工具还提供了互连分析和优化的几个案例来说明该过程。

完美的数字互连是在信号带宽上具有恒定特征阻抗和相位延迟的无损传输线以及与特征阻抗匹配的端接电阻器。在这种互连中，发射端发送的数位将稳定地传递到接收端，没有数位率限制。如此理想的传输线只是想象和理论上的；真实世界的物理学不允许这样。为了确保数字信号真正通过，必须构建互连模型，其中包括对特定数据速率重要的所有信号衰减因素。但是，在构建任何模型之前，必须验证参考完整性和通孔局部化返回路径，并在必要时进行修改。

ERC模式下的参考完整性分析可检查所有参考导体和缝合通孔以及通孔局部化返回路径。基本上，它是对当前返回路径的分析。图1是开放计算项目（Open Computing Project ，简称OCP）PCB上所有DDR数据链路的参考完整性分析案例。

 

图 1 ：OCP PCB 中 DDR 数据链路的参考完整性分析

 

针对DDR5数据速率6.4 GT/s进行分析，并揭示了图1右侧标有红色停止标志网中的一些问题（严重违反参考完整性）。

一些走线通过最近参考平面的分裂处，而一些通孔是非局部化返回路径的（Nyquist频率下开始泄漏能量）。在进行任何其他类型的分析之前，必须解决布局中严重的参考完整性违规问题——这是当务之急。该案例的PCB原本是为DDR3设计的，正如我们所看到的，不能“按原样”用于DDR5。

当所有参考完整性问题都得到修正后，可以继续进行其他类型的符合性分析。ERC模式下的阻抗连续性分析可用于快速检查互连阻抗，包括通孔和焊盘。（更多关于阻抗和反射的信息，参见参考资料5及6）图2说明了阻抗分析，显示了参考导体如何在走线穿过BGA扇出时改变设计中走线的阻抗。

 

图 2 :阻抗分析显示 BGA 扇出如何改变走线的阻抗

 

该软件评估了挖铜和参考焊盘对阻抗的影响。可以看到，连接器和AC耦合焊盘的阻抗低于目标，长度补偿部分的阻抗高于目标——这是布局错误。参考导体中的不连续性也会产生阻抗违规——这是该工具发现的另一个布局错误。

图3是OCP PCB上适当局部化返回路径的PCIe链路阻抗连续性分析的另一个案例。

 

图 3 :OCP PCB 的阻抗连续性分析显示阻抗违规

 

分析是在以32GT/s运行的PCIe 5.0信号的Nyquist频率下进行的。目标差分阻抗为100欧姆，可以看到链路在阻抗违规如何影响信号传输方面进行改进。在3D SI分析模式（或用于较低数据速率的Fast SI）中对反射的分析可以回答这个问题。此时使用精确的3D SI模型来计算回波损耗（Return Loss RL）并进行TDR分析，如图4所示。

 

图4:主要由反射引起的违规案例

 

此案例中，回波损耗违反了PCIe 5.0标准模板。其主要原因是来自元器件焊盘、通孔和板顶部微带走线的反射（顶部图形的TDR图上的凹陷和尖峰）。在ERC模式的初步阻抗连续性分析中也观察到了这一点。需要优化链路，可以在此工具中完成。信号焊盘下方的参考导体中的小切口可用于降低元器件焊盘的电容及调整信号通孔之间的距离，反焊盘尺寸可用于降低通孔的电感，如图5所示。

 

图5:上排图像的几何结构可能存在问题，而下排图像显示了优化后的这些结构

 

不连续性的原始几何结构显示在图5的上排图像中，调整后的更优化或更少反射的不连续性显示在下排图像中。这种小调整的结果如图6所示。

 

图 6:图 5 所示的调整结果

 

图6中，上排图像给出了反射损耗和插入损耗以及原始链路眼图，下排图像给出了调整后链路的相应结果。这么小的调整就实现了如此大的区别。链路通过反射损耗模板（黑线），眼图更大，为可能的随机不可预测的因素提供了更多余量。分析仪可用于控制所有类型的标准符合性指标（RL、IL、Fitted IL、ILD、PSXT、MDXT、ICN、ICR），其中包括串扰分析。可以在ERC模式下进行局部化返回路径串扰评估，如图7所示。

 

图7:显示潜在攻击链路的串扰评估

 

对于选定的链路，Simbeor可找到所有可能的攻击链路，并评估以mV为单位的走线到走线和焊盘到焊盘的耦合（可以是dB或%），假设1 V激励具有信号指定的上升时间。Simbeor可消除所有类型的几何邻近规则。

为了评估串扰的系统级影响，可以使用快速 SI或3D SI分析模式。快速 SI模式包括走线和焊盘之间的串扰， 3D SI可选择增加通孔之间的串扰评估。可以在频域（PSXT、ICR、ICN、MDXT）和时域（阶跃、脉冲串扰或具有串扰的眼图）中进行分析，如图8所示。

 

图8:频域和时域分析显示了各种指标

 

图8分别显示了BGA和连接器焊盘处的功率和串扰（PSXT），以及具有25ps上升时间和0.5V激励的32GT/s信号的脉冲串扰。对该案例进行了3D SI分析。

即将发布的版本进一步扩大了EM解算器的可能性边界，可以在50 GHz以上的频率下构建精确的模型，新功能可以提高PCB设计师的生产力。

 

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