Nolan Johnson：Sarah，您和您的团队撰写的论文被选为2021年IPC APEX最佳技术论文。可以先介绍一下您的团队吗？ 

Johnson：这项研究的初衷是什么？

Czaplewski：我们正在开发下一代产品，需要改善信号完整性。驱动力之一是要对PCB设计中进行一些调整。这就是我们评估减少层间错位和减小背钻孔PTH周围反焊盘直径的原因。这项研究是为IBM的下一代产品做准备。

Johnson：您能概述一下《降低PCB内层串扰后的信号完整性、可靠性及成本评估》这篇论文吗？

Czaplewski：行业对更高数据速率和更多功能的需求推动了更高的PCB密度，因此增加了串扰的机会。我们希望减轻这种影响，模拟了将层间错位从5mil减少到4mil、3mil时，对信号完整性的影响。我们还研究了如何将10mil成品PTH背钻孔的反焊盘直径从30mil减少到28mil。当减小背钻孔反焊盘直径时，在背钻孔操作期间有增加暴露平面的风险，这可能会导致大量的可靠性问题。在论文的可靠性部分，我们试图通过故意暴露平面来了解这一问题。我们用树脂填充了一些背钻孔，以评估其是否会对可靠性产生影响。减少层间错位和减小反焊盘直径将影响PCB制造商的良率。因此，我们还对制造商进行了调查，了解提出的两项变更对成本的相对影响，从而进行成本效益分析。

Johnson：我发现这两种不同的解决方案很有趣，都是为了获得更精密和更紧凑的PCB。两种方案都是在推动公差接近于零。

Czaplewski：没错。

Johnson：带我们了解一下你们在项目开发中的发现。

Czaplewski：我从可靠性部分开始介绍，因为这是我的专长领域。我预计在背钻孔内的偏压平面之间会发生电化学迁移或某种腐蚀，但令人惊讶的是，我们没有在未填充的孔中检测到任何失效。实际上与预期相反，我们在填充的孔内发现了一些失效。我们还在调查原因，但我们认为可能与孔填充工艺和填充树脂前的孔清洁工艺有关。这是一个有趣的发现，在实施减小反焊盘直径之前，还需要进一步研究，有制造公差的情况下，可能会导致平面暴露。

Johnson：从你们的数据来看，似乎减小层间错位确实带来了改善，但事实上，反焊盘直径的方案效果更明显。

Czaplewski：是的。从减少串扰的角度来看，减小反焊盘直径比减小层间错位有更多的好处。但是，必须考虑到，在这种情况下，减小反焊盘直径仅对背钻层有效。如果在背钻孔附近或背钻孔层上没有太多的信号走线，则好处是有限的。减少层间错位的优势更为全面，可影响PCB中的每个信号层。

Johnson：在优化层间错位时，有更多的改进机会，然后在反焊盘的特定方式上获得很大的收益，这取决于你的PCB是如何实施的。一开始我以为层间错位会比反焊盘带来更多的好处。减少反焊盘以减少串扰达到了什么效果？

Czaplewski：这和层间错位的效果很相似，但可能有点难以想象。你可以这样想：有一个信号层，上面和下面都有参考层。参考层在PTH周围有反焊盘。反焊盘越大，发生串扰的空间就越大。信号层的接地覆盖较少。基本上，反焊盘越大，信号层相互暴露的机会就越多，因此就会有串扰。当有层间错位、层移动、走线彼此暴露时，会发生同样的情况。在信号层之间具有更多的接地覆盖有利于减少串扰。

Happy Holden：是的，反焊盘是Rodney Dangerfield的设计规则，却未得到尊重。人们忽略了它，事实上，他们想增加反焊盘，却没有意识到增加反焊盘、减少电流返回路径和功率对多层的影响。随着间距减小，采用机械钻会发生层对层错位，防止钻到电源层或接地层越来越难。趋势是试图使反焊盘变大。但这有可能改变电路其他部件的电容效应。本篇论文涉及了所有这些问题，它的主题是：试图通过缩短上升时间和灵敏性来获得性能、可靠性和成本的改善，信号完整性是一个棘手的问题。

Johnson：对。这些方案对良率有何影响？会因此导致良率成本吗？

Czaplewski：我们对几家PCB制造商进行了调查，了解了减少层间错位和减小反焊盘直径对良率和成本的影响。根据收集的对位数据，我们发现良率确实因供应商而异。其中三家PCB制造商，对良率的影响很小，甚至没有影响，可以满足减少层间错位的要求；还有另外三家PCB制造商在提高了允许的层间错位要求后，有显著的良率损失，成本明显上升。我们还发现，过多地减小背钻孔反焊盘直径也会降低良率，因为钻穿更多铜层时钻头会断裂。

自从我们进行了这项调查以来，一些制造商在控制层对层对准方面取得了显著的改进。我认为，向业界提出这一想法将推动改进，最大4mil的层间错位应该是可以实现的。后续甚至有望实现更低的错位余量。

Czaplewski：有一家供应商有显著改进，特别是最初估计，在最大4mil的层间错位情况下，良率损失为50%~70%。另外两个供应商估计良率损失为5%~15%，我们认为还有机会改善。从长远来看，还需要取得更多的改进，以尽量减少层间错位，例如更好地模拟比例因子，以改进层压过程中对层移动的预测。另一个潜在的途径是在叠层过程中扩大定位焊的使用，以改善层对位。

Holden：你们只限于在北美的制造商中采用这两个解决方案吗？IBM是全球性的公司，所以几乎可以调查全球任何公司？

Czaplewski：没错。我们调查了几个不同的地区。它不仅限于北美。受调查的还有北美制造商和亚洲制造商。

Johnson：通过这些信息，你们从测试中学到了什么，回报是什么？通过实现收紧公差，作为一个设计团队，有什么收获？

Czaplewski：我们的建议是层对层错位从5mil降至4mil，在10mil的成品PTH上，将反焊盘直径从30mil减少到28mil。提升对准对于信号串扰改善了4%~6%，然后减小的反焊盘直径又可以实现大约7%~11%的改善。这是从中获得的初步估计收益，未来将在具体设计变得更成熟时再对其进行评估。

Johnson：这项研究或研究过程有什么令人吃惊的地方吗？

Czaplewski：这个项目最精彩的亮点在于它是IBM内部跨部门的共同结晶。它汇集了来自信号完整性团队、硬件开发团队和供应链工程团队的所有工作人员，以便能够更主动地了解我们的供应商能力以及我们对下一代产品或产品的需求，从而更好地满足客户需求。

Johnson：Sarah，你以前向IPC APEX提交过论文吗？

Czaplewski：这是我向IPC APEX展会提交的第一篇论文。

Johnson：感觉怎么样？

Czaplewski：真是太好了。展会很有趣，因为今年的研讨会是线上形式的，无需亲自到现场。预先录制我的演示文稿感觉不一样，但我认为IPC充分利用了虚拟平台。

Holden：你需要为明年准备一些东西，这样明年你就可以和我们一起去圣地亚哥了。

Czaplewski：事实上，这已经是我第二次参与新兴工程师项目。去年是我第一次参加IPC APEX展会，我去了圣地亚哥；我还有一年多的时间为这个项目做准备，所以我明年肯定会去参加展会，希望届时再提交另一篇论文。

Johnson：Sarah，谢谢！

Czaplewski：不客气。