摘要
虽然迁移到更小工艺几何图形有许多好处，例如降低功耗及提升性能，但设计复杂性的增加给快速高效的仿真技术带来了更大的负担。此外，快速准确的电阻/电容 (RC) 提取也变得愈发重要。互连电阻在路径总电阻中的占比在持续加大。从 40nm 到 7nm，相对导线电阻增加了 6 倍以上，而相应的 RC 网表可能使仿真时间增加 20 倍，加大了仿真负担。通过本文了解 Silicon Creations如何使用 Analog FastSPICE Platform 来满足这些仿真需求，使其 7nm IP 设计一次流片成功。
消费者对更便宜、更快速且更优质产品的需求，不断推动半导体行业向更小的工艺几何图形发展，以解决性能、尺寸和成本问题。消费电子、数据中心、汽车和物联网 (IoT)应用所需的连接能力，对锁相环 (PLL) 这一最重要的元器件提出了严格的规范要求。PLL 可以解调无线信号，支持高速 SerDes 通道，合成高分辨率的稳定频率，或在数字电路中分配精确定时的时钟。
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来源：Mentor明导
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